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박태주 교수 Post-C....

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글쓴이 최고관리자 등록일 14-07-17 13:27
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    신소재경제신문 기고(전기전자) 2014년 7월 1일 화요일 299호

    한양대학교 재료공학과 박태주 교수 Post-CMOS 소자 연구개발 현황 및 전망



    Si CMOS 한계 봉착신개념 CMOS 개발이 ‘길’




    한양대학교 재료공학과 박태주 교수


    CMOSFETs(complementary metal-oxide semiconductor field-effect transistors). 즉 상보형금속산화물반도체 전계효과트랜지스터는 아래 그림과 같이 p 채널의 MOS (metal-oxide semiconductor, 금속산화막 반도체) 트랜지스터와 n 채널의 그것을 서로 절연해 동일 칩에 만들어 넣어 양자가 상보적으로 동작하도록 한 것이다. 소비전력은 μW 정도이고 동작은 고속, 잡음 배제성이 좋다. 전원 전압의 넓은 범위에서 동작하고, TTL에 적합하며 동일 회로 내에서 공존 가능하며 팬아웃 용량도 크다.

    CMOS는 소비 전력이 매우 적다는 장점이 있다. 때문에 휴대용 계산기, 전자시계, 소형 컴퓨터 등에 널리 채용되고 있다.

    ■ CMOS의 기술개발 동향

    최근 IT 산업의 발달로 CMOSFETs의 성능은 지속적으로 발전해왔고, 이는 개선된 공정기술을 이용해 Moore의 법칙에 따라 소자집적도를 늘리는 방식이었다.

    소자의 집적도가 높아짐에 따라 이에 비례해 소자의 성능도 향상되므로, 전 세계의 칩메이커들은 해당기술 개발에 사활을 걸어왔다. 근래 들어 리소그래피 공정기술 및 게이트 산화막 두께의 물리적 한계로 인해 고유전 게이트 유전막 및 금속 전극 기술이 도입되고, 3차원 구조의 소자집적 기술이 적용돼, CMOS 집적 기술의 패러다임이 바뀌는 계기가 되었으나, 신기술도입 주기의 급격한 감소에 따라 또 다시 그 한계점에 다다르고 있다.

    현재 CMOS 집적기술의 한계를 돌파하기 위한 연구는 크게 3가지 유형의 접근 방법으로 진행되고 있다. 첫 번째는 More Moore(MM) 방식, 두 번째는 More than Moore(MtM) 방식, 마지막으로 Beyond-CMOS(BC) 방식이다.

    ◇ More Moore(MM) 방식

    More Moore(MM) 방식은 Moore의 법칙 하에서 지속적인 소자 집적화 기술 개선을 통한 소자의 성능을 향상시키는 전통적인 방식이다. Fin Field-Effect Transistors을 이용한 multi-gate 트랜지스터, Through Silicon Via 패키징 기술을 활용한 메모리 및 로직 소자의 multi-stacking, multi-core microprocessor 등이 이에 해당된다.

    ◇ More than Moore(MtM) 방식

    More than Moore(MtM) 방식은 현존하는 전자기 소자 기술을 기존 CMOS 소자 집적기술과 접목해 향상된 성능의 융합소자 개발을 목표로 한다. 아날로그/RF 소자, SiC 고전압전력 소자, 센서, 바이오칩을 이용한 wearable 소자 등을 대표적인 예로 들 수 있다.

    ◇ Beyond-CMOS(BC) 방식

    Beyond-CMOS(BC) 방식은 기존 Si 기반/전하저장 기반의 소자 개념을 탈피한 새로운 물질/개념을 통해 기술적 한계를 극복하고자 하는 접근 방식을 말한다. 대표적으로 나노와이어, 그래핀, 2DEG (2-Dimensional Electron Gas), topological insulator 등의 저차원 구조의 신물질을 이용하거나, 스핀토크, 이온의 분포 변화 등을 이용한 차세대 로직/메모리 소자, 또는 양자, 스핀 등의 나노구조에서 나타나는 현상을 이용한 새로운 나노전자소자에 대한 기술개발이 이루어지고 있다.

    ■ CMOS 개발의 국제동향

    ◇ 미국의 CMOS 개발동향


    미국의 경우 NRI(Nanoelectronics Resea rch Initiatives) program을 통해 정부를 중심으로 4개의 거점연구단(WIN, INDEX, SWAN, MIND)을 형성하고, 2020년을 목표로 non-CMOS 기반의 소자 개발 사업을 추진하고 있다. MM와 BC 접근방식의 연구가 주요하며, 매년 해당 연구에 15억달러 이상을 투자하고 있다. WIN 은 Spin-FETs, INDEX는 Klein Tunneling Devices, SWAN은 BiSFETs 그리고 MIND는 Tunnel FETs을 중점적으로 연구 개발하고 있다.

    ◇ EU의 CMOS 개발동향

    EU에서는 미국과는 다르게 ENIAC program, CATRNE program을 통해 MtM 기술을 중심으로 지난 수년간 100억유로 수준의 투자를 해왔고, 최근에는 IMEC에서 추진하는 CMORE program을 통해 기존 CMOS 기술에 MEMS 및 Photonics 기술 등을 융합해 차세대 소자를 연구 개발하고 있다.

    ◇ 한국의 CMOS 개발동향

    국내에서는 미래창조과학부 및 산업통상자원부의 지원을 통해 MM 기술 개발이 주요하게 이루어지고 있고, 일부 MtM 기술 개발이 추진되고 있다.


    선진국 기존 기술의 융합·신개념 소재기술 개발로 한계 극복 노력

    , 한계 봉착한 소자 집적화만으론 세계 시장서 도태발상 전환 必

    재료 및 구조의 다양성 통한 신개념
    CMOS가 차세대 시장 점령할 것




    CMOSFETs(상보형금속산화물반도체 전계효과트랜지스터) 개념도




    ■ CMOS 한계 극복의 근본적 해결책 BC 방식

    축적된 CMOS기술을 활용하거나 심화하는 MM 방식으로 기술적 접근이 이루지는 것이 가장 현실적이고, 효율적이겠지만, 앞서 언급한 바와 같이 이미 물리적/기술적 한계에 다다르고 있어, 장기적인 관점에서 볼 때 MtM과 BC 방식이 유효하다고 할 수 있다. 이 중 접근방식의 특성상 해당 범위가 크고 다양하여 다루기 어려운 MtM 기술보다는 BC 기술에 초점을 맞추어 그 연구 동향을 살펴보겠다.

    BC 방식은 재료, 소자동작을 위한 상태변수, 소자의 구조, data 표현방식 및 architecture 등에서 혁신을 꾀하기 때문에 성공 여부에 대한 리스크가 크다고 할 수 있으나, 성공한다면 가장 근본적인 해결책이 될 수 있다.

    현재 BC 기술 중 가장 활발히 연구 활동이 이루어지고 있는 분야는 Si을 대체할 저차원 구
    조 채널 물질의 연구개발로서, 1차원구조의 나노와이어 채널과 2차원 구조의 그래핀, 혹은 유사 2D 채널물질, 그리고 2DEG 기술 등으로 나누어 볼 수 있다.

    ◇ 1차원 채널 물질

    현재 CMOS 기술과의 호환성, 공정 편의성을 감안할 때, 가장 현실적인 1차원 채널 물질로는 Si 나노와이어를 들 수 있다. 나노와이어는 직경이 작아지면서 electron의 산란이 적어지는 특징 등으로 인해 평면소자에 비해 효과적으로 채널을 조절할 수 있어 수배 정도 의 성능 개선이 가능하다. 하지만 나노 와이어의 배치 등에 있어, 신뢰성과 재현성의 한계가 있어 양산 기술 측면에서 어려움을 겪고 있는 상황이다. 탄소 나노튜브나 다른 종류의 반도체 나노와이어 역시 같은 기술적 한계가 존재한다.

    ◇ 2차원 채널물질

    2차원 채널은 1차원 채널에 비해 채널의 배치/조정 문제에서 자유로우므로, 공정 신뢰성 및 편의성 측면에서 유리한 점이 있다. 최근 몇 년 사이 탄소로 이루어진 2차원 구조의 그래핀을 트랜지스터의 채널물질로 사용하려는 연구가 활발히 진행되었다. 그래핀은 매우 높은 전자 이동도를 가지고 있어 300GHz 대역 RF 소자에의 응용이 가능하고, 보통 기계적 박리법이나 화학기상증착법 등을 이용하여 제조한다.

    그러나 bandgap이 존재하지 않아 off 상태의 소자에서 누설전류문제가 발생하고, 이로 인해 스위치로의 응용에 어려움이 있다. 다양한 불순물을 첨가해 인위적으로 밴드갭을 구현하고 있지만, 전자이동도의 열화가 동반되는 문제점을 가지고 있다.

    MoS2, WS2 등의 2차원 Transition Metal Dichalcogenides (TMDs) 물질에 대한 연구들도 활발히 진행되고 있다. TMDs 물질은 다른 2차원 물질과 마찬가지로 단일층 상태로 존재할 때 Bulk 상태와는 다른 우수한 전기적 특성을 갖게 되는데, 그래핀과는 다르게 Si에 비해 높은 수준의 밴드갭을 가지고 있으며, 전자이동도 또한 높은 편이어서, 우수한 성능의 저전력 소자로서의 응용이 기대된다.

    산화물 계면에서 발생하는 2DEG 현상 또한 최근 들어 주목을 받고 있는데, 2004년, 두 절연층을 접합했을 때 접합 계면 근처 수 nm영역에 많은 수의 전자가 존재한다는 보고와 함께 그 연구가 시작됐다. 적층 산화물 계면에는 기존 CMOS소자에서 형성되는 전하량의 약 100배 수준의 전하가 형성돼 고성능 소자 기술로 매우 유용할 것으로 기대된다. 하지만 상대적으로 낮은 전자이동도와 현상에 대한 이해가 완벽하지 않은 점이 한계로 지적된다.

    ■ 앞으로의 COMS 발전 전망

    반도체 산업의 태동 이후 지금까지 CMOS 기술은 눈부신 발전을 이루어 Si을 기반으로 한 기술 수준은 매우 경이로운 수준에 이르렀으나, 이와 동시에 Si 기술 시대의 종말이 가시화되고 있다. 그 동안의 Si기반 공정기술은 재료나 구조의 다양성이 적은 관계로 엄격한 경제성 및 효율성의 잣대로 일괄적으로 평가돼 승자독식의 논리에 의해 발전해 왔다면, Post-CMOS 시대에는 재료 및 구조의 다양성에 의해 성능과 경제성에 있어 다양한 평가기준이 마련될 가능성이 있다. 따라서 앞서 다루어본 다양한 후보기술들이 가까운 미래에 모두 현실화된다면, 차세대 전자소자 관련 산업계에 다양한 선택의 기회를 제공할 수도 있다. 물론 이는 해당 산업계 및 연구계의 희망찬 기대에 그칠지도 모를 일이다. 
         

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