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20nm에서의 기술 혁신을 통한 반도....

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글쓴이 김대현 등록일 12-12-03 10:26
조회 977
    오늘날 설계자와 시스템 아키텍트의 주요한 기술과제는 전반적인 온도 및 비용에 대한 요구사항을 충족시키기 위해 전력 소모를 최소화하면서 대역폭과 성능을 극적으로 향상시키는 것이다. 이러한 기술적 과제를 충족시키기 위해서는 하드웨어 성능, 소프트웨어 프로그램 성능, 하드 IP(intellectual property), 소프트웨어 툴 혁신 및 3D IC 성능 등을 혼합한 솔루션이 필요하다. 우리는 이러한 조합을 혼합-시스템 패브릭(mixed-system fabric)이라고 하며, 이것은 내장 마이크로프로세서, DSP(digital signal processor), FPGA, ASSP, ASIC 등을 단일 디바이스에 집적하고 있다. 본고에서 우리는 이러한 20nm 기술 혁신이 혼합-시스템 패브릭을 지원하고 반도체 융합을 한층 더 연장시키는 방법에 대해 살펴볼 것이다. 반도체 융합의 확장을 통해 알테라는 설계자들이 자신들의 설계에 주목할 만한 장점들을 창출할 수 있도록 지원하고 있다.

    제품 개발 관련 기술적 과제
    설계자와 시스템 아키텍트의 기술적 과제들을 데이터 처리량, 처리 성능, 전력 절감, 비용 절감, 위험한 개발 기간 단축, 기능 차별화 등과 연관된 제약요인과 시장 요구로 요약할 수 있다. 이들 범주의 중요도는 응용분야와 고객 분류에 따라서 각각 달라지지만, 그럼에도 불구하고 모든 설계자들이 이러한 범주들 각각에 대해 일정 정도 제약 또는 경쟁적인 기술적 과제를 경험하고 있다(그림 1).
    이러한 기술적 과제와 제약요소로 인해 설계자들은 ASIC, ASSP, 마이크로프로세서 및 멀티코어 프로세서, DSP 시스템, FPGA 등을 포함한 다양한 기존 및 신규 반도체 연산 기술을 도입하고 있다. 이들 기술 각각은 성능, 개발 시간, 유연성, 양산 비용 등과 관련하여 각기 다른 강점과 핵심 역량을 가지고 있다. 역사적으로 대부분의 설계들이 이러한 연산 기술 중 하나 또는 둘에 기반하고 있지만, 시스템 설계는 이제 차별화와 역량 강화를 위해 복수의 성능들에 의지하고 있다. 이들 기술 각각이 제공하는 최고의 기능들을 활용하는 시스템은 복잡하며 통합이 어렵다. 뿐만 아니라, 다양한 툴 플로우(ASIC, DSP 시스템, FPGA 시스템, 범용 프로세서)와 설계-생산성 방정식을 강화하는 다양한 설계 전문지식을 갖춘 인력에 대해 상당한 투자를 필요로 한다.

    20nm 공정기술 혁신
    20nm로 공정기술이 발전함에 따라 시스템 성능이 다양한 방법으로 개선되고 있다. 첫번째는 반도체 미세선폭(silicon geometry)의 지속적인 감소에 대한 무어의 법칙(Moore’s law)으로 가장 일반적으로 설명되고 있다. 이로 인해 LE(logic element), 메모리, 트랜시버, 그리고 그 외 온-칩 설계 자원들이 증가했다. 두번째는 메모리 컨트롤러, 통신 프로토콜, 범용 처리 아키텍처, DSP 등과 같은 표준 하드 IP를 통한 성능 및 공간 효율의 증가이다. 이러한 일련의 발전 역시 무어의 법칙의 지속적인 진전에 의해 가능했다. 시스템 성능의 마지막 성장 동력은 표준 실리콘 인터페이스를 사용하는 단일 디바이스에 복수의 실리콘 다이를 집적할 수 있게 된 것이다. 이러한 다양한 성장 동력들과 관련하여 ITSR(International Technology Roadmap of Semiconductors)는 ‘More Moore’와 ‘More than Moor’라는, 무어의 법칙의 한계 내에서의 발전과 무어의 법칙 한계를 벗어난 발전에 대해서 각각 언급하고 있다.

    복수의 시스템 성능, 단일 패브릭
    무어의 법칙 내외부의 계획된 또는 파괴적인 반도체 기술뿐만 아니라 위에서 설명한 시장 동력과 제약 요인의 조합으로 현재 하나 이상의 기술들을 단일 모노리식 또는 경우에 따라서는 멀티칩 솔루션으로 집적한 다양한 종류의 반도체 디바이스와 시스템-온-칩(SoC, system-on-a-chip) 솔루션이 구현되고 있다(그림 2).

    이러한 개별 반도체 공정 기술, 전체 기술 로드맵, 복수의 기술을 집적하는데 필요한 규모의 경제 등 그 각각을 검토해 보면, 프로그래머블 로직 회사가 이러한 컨버전스 반도체 성능과 툴 플로우를 제공하는데 가장 이상적이다. 이와 관련하여 알테라의 강점은 IP 재사용 기반 설계 방법론, 다양한 시장에 대한 폭넓은 반도체 제품 채택, 제조 협력업체인 TSMC와 IP 공급업체들과의 강력한 협력관계 등을 들 수 있다. 여러 고성능 기능들을 단일 반도체 패브릭에 집적하기 위해서는 복수의 공정 기술에 대한 전문화 또는 반도체 IP와 경험에 대한 전체 에코시스템을 활용하기 위한 집중과 노력이 필요하다. 혼합-시스템 패브릭을 구현할 수 있는 알테라의 핵심 협력관계는 반도체 제조업체인 TSMC(Taiwan Semiconductor Manufacturing Corporation)와의 협력이다. 다양한 제조 공정들을 거치면서 확보한 20년 간의 협력관계를 활용하는 등 알테라는 TSMC의 오픈 이노베이션 플랫폼(Open Innovation Platform)의 핵심 사용자이자 주도자이다. 반도체 융합에 대한 기업 비전을 공유함으로써 알테라와 TSMC 모두 융합 반도체 솔루션의 생산을 위해 과감하게 투자할 수 있었다.
    20nm 기술 제품의 선도적인 공급업체가 되기 위해서는 다양한 협력 관계들과 집적 기술 로드맵이 필요하다. 이를 위해 알테라는 20nm 설계 소프트웨어에 대한 최우선 접근을 위한 EDA(electronic design automation) 소프트웨어 공급업체, DRAM 제조업체, 기타 메모리 공급업체, ARM짋 하드 임베디드 프로세서 라이선스, 그리고 HyperMemory Cube 등과 같은 새로운 메모리 기술, OpenCL 등과 같은 설계 입력 성능 등을 위한 표준기구, 새로운 옵티컬 인터네트워킹 기구 및 포럼 등과의 협력 관계를 강화해 왔다.

    반도체 융합의 실현
    이러한 기술들을 사용 가능한 솔루션으로 융합하는 것은 다양한 소프트웨어 및 하드웨어 기술을 통해 20nm에서 가능하다. 이들 중 첫 번째는 OpenCL 컴파일러, 레퍼런스 설계, IP 뿐만 아니라 Qsys와 같은 시스템 설계 툴이다. 알테라는 업계 선두 업체로서 반도체 융합에 대한 장기 비전과 고객들이 ‘More than Moore’를 활용할 수 있도록 지원하기 위한 노력 등을 통해 실현 가능했던 Quartus짋 II 소프트웨어 내에서 SOPC Builder, DSP Builder 등과 같은 설계 툴 혁신 기술들을 발전시켜 왔다.
    인터포저와 실리콘 비아를 이용한 반도체-스택(silicon-stacking) 기술 역시 반도체 컨버전스를 실현 가능하게 한다. 이것은 매우 차별화된 혼합-시스템 솔루션뿐만 아니라 다양한 다이 제조 및 최적화 기술을 사용하는 이종 반도체 시스템들을 실현한다. 예를 들면, 마이크로프로세서에 대한 저-레이턴시 직접 연결, 광 통신 모듈, 고집적 메모리 블록, 사용자 최적화 HardCopy짋 맞춤형 ASIC 등이 있다. 알테라는 HardCopy ASIC과 FPGA를 집적하여 초고집적 설계를 지원할 수 있는 유일한 혼합-시스템 패브릭 공급업체이다. 이러한 성능을 고객에게 제공하는 것은 CoWoS(chip-on-wafer-on-substrate) 테스트 칩을 TSMC와 함께 발표함으로써 시작되었으며, 20nm FPGA를 통해 제공 가능한 3D IC로 완성될 것이다.
    3D 스택 반도체 디바이스는 다양한 반도체 및 공정 기술들을 FPGA와 인터페이스시킬 수 있도록 설계된 혼합-시스템 디지털 인터페이스를 통해 알테라 사용자들에게 제공될 예정이다. 3D 반도체 혁신 기술을 활성화하고 ‘More than Moore’ 애플리케이션을 활용할 수 있는 공개 토론의 기회를 제공하기 위해서 알테라 사용자 커뮤니티를 통해 이 인터페이스에 접근할 수 있다.

    차세대 트랜시버 기술
    알테라의 차세대 20nm 제품군은 칩-투-칩 및 칩-투-모듈 애플리케이션을 위한 CEI-56G-호환 56Gbps 트랜시버를 달성하기 위한 로드맵과 함께 모노리식 28Gbps 백플레인-지원 트랜시버, 40Gbps 칩-투-칩 트랜시버 등과 같은 많은 업계 최초의 기능들을 포함하고 있다. 현재 알테라가 제공하고 있는 백플레인-지원 트랜시버와 비교하여 이러한 최신 혁신들을 통해 유선, 군용, 방송 등의 애플리케이션의 대역폭을 2배 증가시킬 수 있으며, 8 레인 400Gbps 광모듈 통신을 지원한다. 28Gbps 백플레인-지원 트랜시버는 백플레인에 대해 전례가 없는 대역폭 성능을 제공하며 빌트-인 프리엠퍼시스, 이퀄라이제이션, 분산 보상, 온-다이 계측 등의 기능을 제공한다. 이러한 성능은 유선, OTN, 고성능 컴퓨팅, 고속 테스트 시스템 등과 같은 분야의 새로운 CEI-28G 및 100GBase -KR4 백플레인 애플리케이션을 포함할 수 있도록 알테라의 확고한 기술 선도력을 확장시킨다.
    알테라의 20nm 제품군의 트랜시버들은 혼합-시스템 패브릭의 다른 구성요소들과 완벽하게 동작하여 차세대 제품과 프로토콜을 위한 업계 로드맵을 지원하고 비트 당 pJ(picojoule)의 에너지 효율 목표를 유지하는 데 중요한 역할을 할 것이다.

    차세대 반도체 인터커넥트 기술
    알테라의 차세대 제품군은 첨단 3D 다이 스택 기술을 도입하여 새로운 등급의 애플리케이션을 지원하면서 단일 디바이스에 대해 10배 증가된 시스템 집적성능을 제공할 수 있다. 이 기술은 고대역폭, 저레이턴시, 저전력 솔루션을 지원하는 고객-액세스 가능 혼합-시스템 디지털 인터페이스 표준을 특징으로 한다. 이 기술은 메모리 확장(SRAM, DRAM), 옵티컬 트랜시버 모듈, 사용자에게 최적화된 HardCopy ASIC, 써드파티 ASIC 등과 FPGA의 통합을 가능하게 할 것이다. 이 기술은 설계자들이 최종 사용자 요구사항에 기반해 IP를 혼합하고 일치시킬 수 있도록 지원하는 이종 FPGA의 개발을 가능하게 할 것이다. 이 3D 통합 기술의 활용은 전세계 알테라 사용자 커뮤니티의 혁신과 창의성에 의해 한층 가속화될 것이다.

    차세대 고성능 설계
    DSP 개발자들은 FPGA DSP 솔루션을 평가하는데 있어서 성능과 생산성을 절충하는데 더 이상 수일에서 수주의 시간을 허비할 필요가 없게 될 것이다. OpenCL과 알테라의 차세대 가변-정밀도 DSP 블록을 집적함으로써 알테라의 제품들은 부동소수점 처리 성능을 5배 증가시키면서 표준 C-기반 설계 플로우를 사용할 수 있다. 5 teraFLOP 이상의 단일-정밀도(IEEE 754) DSP 성능을 통해 알테라는 와트 당 TFLOP의 효율에 대한 업계 벤치마크를 새롭게 수립하게 될 것이다. 혼합-시스템 패브릭에서 이 초고성능 DSP 성능의 애플리케이션은 고성능 저-레이턴시 금융 계산기, 고해상도 방송 및 무선, 고성능 컴퓨팅, 첨단 군사 애플리케이션 등이다.

    반도체 융합의 지속
    FPGA는 많은 공정 기술 단계를 거치면서 지속적으로 융합되어 왔다. 시간이 경과하면서 반도체 융합을 이끌어온 혁신들은 이러한 기술 단계에서 로직 밀도와 하드 IP를 모두 증가시켜 왔다. 이러한 것으로는 온-칩 메모리, 트랜시버, 메모리 컨트롤러, 하드 프로토콜 등에서부터 전력 혁신, 통합 소프트 및 하드 프로세서, 강화된 시스템 설계 툴, 3D 디지털 반도체 인터페이스를 통해 지원되는 성능 확장 등에 이르기까지 다양하다(그림 3).

    요약
    융합을 통해 보다 많은 기능과 보다 향상된 대역폭이 시스템에 통합됨에 따라 알테라는 혼합 시스템 패브릭에 대한 아키텍처적 혁신을 통해 대응해 왔다. RAM, DSP 곱셈기, 트랜시버 등을 통합하는 초기 혁신 단계로부터, 하드 IP와 프로그램 가능 IP 간의 상이성의 구분이 차별화를 위한 고객의 요구에 의해 결정되는 영역, 실리콘 다이의 모서리와 공정 기술의 경계가 더 이상 IC 사이의 라인들을 구분하지 않는 영역 등의 새로운 아키텍처 영역으로 이동하고 있다. 이는 또한 하이-레벨 알고리즘적인 묘사가 단지 모델뿐만 아니라 실제 설계가 되는 영역이다. 현재 우리는 이러한 발전된 기술들을 통합하여 고객들이 성능 향상, 기능 확대, 전력소모 절감, 적절한 비용 등을 통해 시장에서 차별화된 시스템을 생산할 수 있도록 지원하고 있다. 이것은 알테라가 고객들에게 제공하는 중요한 장점이다.
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