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‘1나노 반도체’ 나온다…UNIST ‘....

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글쓴이 최고관리자 등록일 22-09-19 14:38
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    - 고성능 반도체 소자 미세화·고집적화 탄력 기대
    2차원 금속전극과 반도체가 0.7nm 간격으로 접합된 고성능 반도체 소자 모식도.[UNIST 제공]

    [헤럴드경제=구본혁 기자] 반도체 소자 속 반도체와 금속사이를 ‘1나노미터(㎚, 10억 분의 1m)’ 이하로 줄이면서 반도체 칩 성능을 획기적으로 높일 수 있게될 전망이다.

    울산과학기술원(UNIST) 신소재공학과 권순용·이종훈 교수팀은 반도체 물질과 ‘초미세 금속 전극’이 0.7나노미터(원자 3개 크기)를 두고 수평으로 접합된 ‘고성능 초박막 반도체’ 소자를 원하는 형태로 합성하는 데 성공했다. 반도체 칩(Chip)의 성능을 높이려면 칩을 구성하는 개별 소자를 아주 작게 만들어야 하는데, 이를 해결하는 새로운 방법이 나온 것이다.

    반도체 소자는 ‘전자가 원하는 때에 특정한 위치와 방향으로 움직’여야 제대로 작동한다. 그런데 칩 하나에 더 많은 소자를 넣으려 개별 소자를 작게 만들면, 전자가 원치 않는 위치로 흐르는 현상(터널링 효과)이 나타난다. 이 문제를 풀기 위해 ‘매우 얇은 2차원 반도체 물질’을 연구 중이지만, ‘그에 걸맞은 전극’은 나오지 않았다.

    연구팀은 고품질의 ‘2차원 반도체’에 걸맞은 ‘2차원 금속 전극’을 화학합성 과정에서 자연스럽게 맞붙도록 하는 방법을 찾았다. 2차원 반도체 물질인 ‘황화 몰리브데늄 화합물(MoS₂)’이 2차원 금속인 ‘텔루륨화 백금 화합물(PtTe₂)’의 가장자리 표면에서 화학적으로 합성되도록 한 것이다.

    실리콘 웨이퍼에 새로 개발한 2차원 금속-반도체 소자를 패터닝한 이미지.[UNIST 제공]

    금속 전극 옆면 가장자리에 자연스럽게 반도체 물질이 합성되다 보니, 둘의 접합면은 원자 3개 크기로 얇고 소자 합성 과정에서 결함도 거의 발생하지 않았다. 이 덕분에 금속과 반도체 경계면의 에너지 장벽(쇼트키 배리어)이 이론치에 가깝게 아주 낮았고, 그만큼 전자 이동이 쉬워졌다.

    연구진은 이 기술을 이용해 2인치 상용 실리콘 웨어퍼에 2차원 금속으로 패턴을 만들고, 이를 주형 삼아 2차원 반도체를 화학적으로 조립했다. 이렇게 하면 2차원 반도체가 2차원 금속의 패턴을 따라 스스로 배열되면서 합성되므로 ‘정렬된 2차원 반도체-금속 접합 소자’를 구현할 수 있다. 기존처럼 조각 시편 수준이 아니라 상용 실리콘 웨이퍼 위에 대면적으로 제작하는 공정이라 상용화를 위한 대량생산에 더 가깝다.

    왼쪽부터 심여선 연구원, 송승욱 연구원, 권순용 교수.[UNIST 제공]

    권순용 교수는 “수평형 금속-반도체 접합을 원하는 형태와 크기로 배열할 수 있어 반도체 크기에 따라 정교하고 체계적으로 소자 측정이 가능하다”며 “특히 원자층 트랜지스터 내 반도체-금속 간 접합의 접촉 비저항과 전자 전송 길이가 지금껏 구현된 2차원 소자 중에 가장 작아, 초미세 집적회로에서 우수한 성능을 갖는 차세대 반도체를 구현하는 데 도움 될 것”이라고 기대했다.

    이번 연구결과는 국제학술지 ‘네이처 커뮤니케이션스’ 8월 22일자에 출판됐다.

    nbgkoo@heraldcorp.com

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