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Ge와 InGaAs를 이용한 CMOS 인버터의 ....

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글쓴이 최고관리자 등록일 13-06-13 22:15
조회 1,072
     
    - Si-CMOS(complementary metal-oxide semiconductor)의 한계를 넘는 전력절약 효과에 기대 -

    독립행정법인 산업기술종합연구소 나노일렉트로닉스연구부문 연대연구체 그린나노일렉트로닉스센터 연구팀은 스미토모화학주식회사와 공동으로 대규모 집적회로의 소비전력 저감에 효과적인 게르마늄 p형 MOSFET(pMOSFET, metal oxide silicon field effect transistor)와 인듐갈륨비스(InGaAs) n형 MOSFET(nMOFSET)에 의해 구성된 CMOS 인버터를 시험 제작하고 그 동작을 처음으로 실증하였다.

    pMOSFET에는 정공 이동도가 높은 Ge가 적용되며, nMOSFET에는 전자 이동도가 높은 InGaAs 등 III-V족 화합물 반도체가 적용되고 있다. 이러한 개별 트랜지스터의 성능 향상에 관하여 다수의 보고 사례가 있으며, 동일 기판 위에 다른 채널을 형성한 사례도 있다. 그러나 다른 MOSFET를 이용한 듀얼채널 CMOS 회로의 동작 사례는 보고되지 않았다.

    이번에 시험제작한 Ge와 InGaAs를 이용한 듀얼 채널 CMOS 인버터(Ge/InGaAs-CMOS 인버터)의 제조법을 보면, 우선 Ge 기판 위에 p-MOSFET를 제작하여 그 상부에 층간 절연막을 형성하고 그것을 연마하여 평탄하게 한다. 다음에 인화인듐(InP) 기판 위에 에피텍시얼(epitaxial) 성장시킨 InGaAs 박막의 표면층을 층간 절연막 표면에 실온에서 접착시킨다. InP 기판을 산으로 용해하여 제거함으로써 Ge-pMOSFET 위에 InGaAs 박막이 형성된다. 이 InGaAs 박막 위에 nMOSFET를 구성한 후, 상하 MOSFET를 접속하는 배선공정에 의해 인버터 회로를 구성하였다. 회로를 시험 제작한 기판의 외관과 단면도를 보면, 상하 MOSFET는 30nm 정도의 양호한 정도로 위치를 맞출 수 있었다. 그리고 p형과 n형의 MOSFET를 적층함으로써 회로면적의 대폭적인 축소도 기대할 수 있다.

    상층의 InGaAs-nMOSFET의 전자 이동도와 하층의 Ge-pMOSFET의 정공 이동도를 보면, 모두 MOSFET 단독으로 제작한 경우와 동등하게 높은 이동도가 얻어졌다. 또한 각 MOSFET의 전류전압 특성에도 적층에 의한 노화는 나타나지 않았다. 이것은 InGaAs를 적층할 때 문제가 되는 큰 힘이 부여되지 않았고 상부 nMOSFET 형성 시의 최고온도가 350도라는 저온으로 억제되었기 때문이라고 생각된다.

    회로를 정상적으로 동작시키기 위해서는 상하의 MOSFET의 역치 전압을 적절하게 설정하는 것이 중요하다. 종래 동일 평면 내에 다른 재료로 이루어진 p형과 n형의 MOSFET를 배열하는 방식에서는 통상적으로 각각의 역치 전압을 개별로 조정하기 위해 복잡한 공정이 필요하다. 한편 이번에 개발한 적층 구조에서는 상층과 하층의 MOSFET별로 적절하게 공정을 수행함으로써 p형, n형의 각 MOSFET의 이동도를 최대화할 수 있는 게이트 스택구조를 이용하고 각각의 역치 전압을 적절하게 설정할 수 있었다.

    이번에 제작한 Ge/InGaAs-CMOS 인버터의 전달특성을 보면, 전원 전압 1V의 경우, 원래보다 0.2V의 저전압에서도 동작한다. 이것은 적층공정을 거쳐도 인버터를 구성하는 각 p형과 n형의 MOSFET 각 역치 전압이 적절하게 설정되어 있다는 것을 나타내고 있다.

    이와 같이 Ge-pMOSFET 위에 INGaAs-nMOSFET를 적층하는 공정에 의해 Ge와 III-V족 화합물 반도체로 구성되는 듀얼 채널 CMOS 인버터 회로를 제작하고 그 동작을 실증하였다. 적층에 의해 각 MOSFET의 특성 노화 및 역치 전압 변동이 없고, 회로면적을 축소할 수 있기 때문에 듀얼 채널 CMOS 기본 구성으로서 유망하다.
     
     
    (그림 1) 시험 제작한 Ge와 InGaAs를 이용한 CMOS 인버터의 구성 개념도(좌)와 전달 특성(우)

    (그림 2) CMOS를 시험 제작한 기판(4인치 Ge 기판과 2인치 InGaAs 박막의 접합)의 외관(a)과 MOSFET 적층부의 단면 구조의 투과형전자현미경 사진(b)

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